6英寸碳化硅衬底

时间：2026-09-28

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总结

6英寸碳化硅衬底作为宽禁带半导体产业的基石，正处于技术快速成熟与规模爆发的关键阶段。随着新能源革命的持续深化，其技术进步与产业升级将为电力电子系统带来根本性变革，成为支撑能源转型与高端制造的核心材料基础。

6英寸碳化硅衬底概述

碳化硅（SiC）是当前量产应用最成熟的第三代宽禁带半导体材料，3.26 eV的宽禁带、420 W/(m·K)的高热导率以及3×10⁶ V/cm的高击穿场强，使其成为高压、高频、高温工况下功率器件的首选衬底材料。在全球碳化硅衬底的规格迭代中，150 mm（6英寸）产品凭借技术成熟度、制造成本与器件性能的综合平衡，已是当前产业量产的主流规格，占全球出货量的近七成。

6英寸碳化硅衬底不仅是新能源汽车主逆变器、光伏逆变器、工业电机驱动等领域功率器件的核心载体，也是8英寸产线爬坡前全产业链打磨工艺、压降成本的核心基石。其制备水平直接决定下游碳化硅器件的良率、可靠性与终端成本，是衡量一国宽禁带半导体产业竞争力的核心标志。

6英寸碳化硅衬底的特性

2.1 晶型选择

碳化硅存在200余种多型体，产业界主流选用4H-SiC晶型，其电子迁移率与带隙特性最适配功率器件的应用需求，室温下电子迁移率约1000 cm²/(V·s)。6英寸衬底普遍采用偏离<0001>晶向4°的切向设计，目的是抑制外延生长过程中的台阶团聚，提升外延层的质量均匀性。

2.2 导电类型划分

根据掺杂类型与电阻率水平，6英寸碳化硅衬底可分为两类。一类是氮掺杂的N型导电衬底，电阻率范围0.015–0.028 Ω·cm，主要用于碳化硅肖特基二极管（SBD）、金属氧化物半导体场效应晶体管（MOSFET）等垂直结构功率器件，是当前市场需求量最大的品类。另一类是半绝缘型衬底（HPSI），通过钒掺杂或本征高纯工艺实现≥1×10⁸ Ω·cm的高电阻率，主要用于氮化镓（GaN）射频器件外延、微波功率放大器以及光电集成领域，对晶格完整性与电阻率均匀性的要求更为严苛。

6英寸碳化硅衬底的制备工艺

3.1 单晶生长工艺

6英寸碳化硅单晶普遍采用物理气相传输法（PVT）制备。该工艺在2200–2400℃高温与低压氩气氛围下，使固态碳化硅粉料升华，通过气相输运至温度更低的籽晶处沉积生长。完整生长周期长达7–14天，单锭长度可达50–80 mm，可切割约100–150片衬底。

生长过程的控制难度集中在几个核心维度。首先是多温区热场设计，需要通过梯度温控实现轴向与径向温度场的精准调控，抑制晶型转变与缺陷增殖；其次是动态压力补偿，要随生长进程实时调节炉内压力，维持稳定的生长速率与界面形貌；再者是籽晶取向控制，需要高精度籽晶装架与原位旋转，确保晶向偏差控制在±0.5°以内；最后是杂质原位监控，通过精确调控氮气掺杂流量，实现电阻率片内均匀性偏差小于10%。

3.2 衬底加工流程

单晶锭生长完成后，需经过多道精密加工工序才能成为器件级衬底。第一步是滚磨定径，将晶锭外圆磨削至标称直径，控制直径公差在±0.2 mm范围内；第二步是多线切割，采用金刚石线锯将晶锭切割为厚度约400 μm的晶片，切割损耗控制在150 μm以内；第三步是端面研磨，通过双面机械研磨去除切割损伤层，初步控制总厚度变化；第四步是化学机械抛光（CMP），Si面进行超精密抛光达到外延级表面粗糙度，C面抛光至稍低等级即可；最后一步是清洗检测，经RCA标准清洗后，完成缺陷、平整度、电阻率等全参数检测与分级。

3.3 缺陷控制技术

碳化硅衬底的缺陷控制是决定器件性能与良率的关键。典型缺陷类型包括微管（MP）、基平面位错（BPD）、螺位错（TSD）、刃位错（TED）以及碳包裹体等，不同缺陷对器件性能的影响程度差异很大。

主流的技术改进路径有几个方向。一是籽晶刻蚀预处理，通过选择性刻蚀消除籽晶表面的BPD露头，将位错转化为对器件影响更小的刃位错，可使BPD密度降低一个数量级以上；二是梯度温场生长，通过优化轴向温度梯度，抑制生长界面处的缺陷形核与增殖；三是快速热退火，利用高温退火促进位错滑移与湮灭，降低体内缺陷密度；四是AI缺陷识别，基于机器视觉的自动化检测系统，可实现微管、位错的精准分类与标注，大幅提升检测效率与分级准确性。

6英寸碳化硅衬底的技术指标

4.1 几何与表面参数

6英寸碳化硅衬底的几何精度与表面质量直接决定后续外延生长的均匀性与器件良率，行业内据此形成工业级与MOS级两级规范。直径维度上，工业级产品控制在149.5–150.0 mm区间，适配常规器件产线的兼容需求；MOS级则将公差收窄至150.0±0.2 mm，匹配高端制程的高精度传输要求。厚度统一以350 μm为标称基准，工业级公差为±25 μm，MOS级收紧至±15 μm，进一步降低后续工艺的厚度偏差影响。

平整度指标同样分级管控，工业级产品总厚度变化（TTV）不超过6 μm，局部厚度变化（LTV）不超过3 μm，翘曲度（Warp）控制在35 μm以内；MOS级对应三项指标分别提升至≤5 μm、≤2.5 μm与≤25 μm，保障大尺寸外延片的膜厚均匀性。经化学机械抛光后的Si面粗糙度是核心指标，工业级要求Ra≤0.2 nm，可满足肖特基二极管等器件的外延需求；MOS级高标准则达到Ra≤0.15 nm，适配高压MOSFET对栅氧界面质量的严苛要求。

4.2 缺陷密度分级

缺陷是制约碳化硅器件性能与可靠性的核心因素，下游应用根据器件结构与电压等级，将导电型衬底划分为SBD级与MOS级两个品级。微管作为碳化硅单晶特有的贯通型致命缺陷，会直接导致器件击穿失效，SBD级要求微管密度不高于0.5 cm⁻²，MOS级则严格控制在0.2 cm⁻²以内。总位错密度方面，SBD级产品上限为8000 cm⁻²，MOS级降至4000 cm⁻²。

其中基平面位错（BPD）会延伸进入外延层形成堆垛层错，显著影响MOSFET的导通电阻与长期可靠性，SBD级将其控制在2000 cm⁻²以下，MOS级要求不高于1000 cm⁻²；螺位错密度两项品级分别为≤1000 cm⁻²与≤600 cm⁻²。层错面积占比也是分级的关键依据，SBD级不超过1%，MOS级则收紧至0.5%以内，从衬底层面降低器件栅氧退化与漏电的风险。

4.3 电学性能指标

导电型衬底普遍采用氮掺杂实现低阻特性，主流产品电阻率集中在0.015–0.024 Ω·cm区间，对应载流子浓度约1–2×10¹⁹ cm⁻³，片内电阻率均匀性偏差控制在8%以内，保障器件阈值电压的一致性。半绝缘型衬底通过钒掺杂或高纯本征工艺实现高阻，量产级产品室温电阻率≥1×10¹⁰ Ω·cm，研究级样品可达到更高水平；晶体结晶质量通过(004)晶面XRD摇摆曲线表征，半高宽普遍≤80 arcsec，高端产品可达到40 arcsec以内。